در این مقاله، در مورد چالش های مختلف کار در ناحیه زیرآستانه ای  در مدارهای با فناوری CMOS 65 نانومتر، بحث می شود. مدارهای گوناگونی برای یافتن بهترین آرایش در ناحیه کاری زیرآستانه ای مورد بررسی قرار می گیرد و در کار با ولتاژهای تغذیه بسیار پایین شبیه سازی می گردد. برای پشتیبانی از مباحث نظری انجام شده، آرایش های گوناگون مداری مورد آزمایش و شبیه سازی قرار می گیرد. جنبه های گوناگون مدارهای فلیپ فلاپ با جزییات تشریح می شود تا بهترین توپولوژی برای استفاده در ولتاژهای تغذیه بسیار پایین و کاربردهای بسیار کم توان بررسی شود. نتایج شبیه سازی نشان می دهد مصرف توان در مدارهای پیشنهادی این مقاله، مقایسه با دیگر فلیپ فلاپ ها حداقل 23% کاهش می یابد. همچنین زمان راه اندازی  و زمان نگهداری نیز بهبود می یابد.

کلمات کلیدی: ولتاژ پایین، کم توان، زیرآستانه، مقیاس نانو

1-مقدمه:

در چند سال اخیر، تلاشهای زیادی در جهت تحقیق و توسعه مدارهای کاربردی کم توان برای گرههای حسگری بی سیم تغذیه شده با باتری صورت گرفته است. اخیرا تعدادی از مقالات در این زمینه، در رابطه با استفاده از حوزه زمانی ADC به جای حوزه دامنه بحث کرده اند [1] – [4]. در مقالات مذکور، مبدل ها را می توان تماما از مولفه مداری دیجیتال ایجاد کرد ، اما این کار شرایط بسیار بسته ای را برای مقایسه گر  و مدار نمونه بردای  ایجاد خواهد کرد. برای مطابقت با این شرایط، باید فلیپ فلاپ های کم توان و پرسرعت با احتمال کم زیرپایداری طراحی شود. در سالهای اخیر، با کوچک شدن مقیاس های مداری در ابعاد اتمی، جریان های نشت مداری افزایش چشمگیر داشته است که منجر به اتلاف توان بالاتر می شود.